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FPGA是什么?應該如何學習FPGA?

  • 時間:2019-08-08 11:45
  • 發布:轉載
  • 來源:網絡

FPGA是什么?應該如何學習FPGA?我們先來看看學習FPGA的重點吧。

一、FPGA學習重點

1、 看代碼,建模型

只有在腦海中建立了一個個邏輯模型,理解FPGA內部邏輯結構實現的基礎,才能明白為什么寫Verilog和寫C整體思路是不一樣的,才能理解順序執行語言和并行執行語言的設計方法上的差異。在看到一段簡單程序的時候應該想到是什么樣的功能電路。

2、 用數學思維來簡化設計邏輯

學習FPGA不僅邏輯思維很重要,好的數學思維也能讓你的設計化繁為簡,所以啊,那些看見高數就頭疼的童鞋需要重視一下這門課哦。舉個簡單的例子,比如有兩個32bit的數據X[31;0]與Y[31;0]相乘。當然,無論Altera還是Xilinx都有現成的乘法器IP核可以調用,這也是最簡單的方法,但是兩個32bit的乘法器將耗費大量的資源。那么有沒有節省資源,又不太復雜的方式來實現呢?我們可以稍做修改:

將X[31;0]拆成兩部分X1[15;0]和X2[15;0],令X1[15;0]=X[31;16],X2[15;0]=X[15;0],則X1左移16位后與X2相加可以得到X;同樣將Y[31;0]拆成兩部分Y1[15;0]和Y2[15;0],令Y1[15;0]=Y[31;16],Y2[15;0]=Y[15;0],則Y1左移16位后與Y2相加可以得到Y,則X與Y的相乘可以轉化為X1和X2分別與Y1和Y2相乘,這樣一個32bit*32bit的乘法運算轉換成了四個16bit*16bit的乘法運算和三個32bit的加法運算。轉換后的占用資源將會減少很多,有興趣的童鞋,不妨綜合一下看看,看看兩者差多少。

3、 時鐘與觸發器的關系

“時鐘是時序電路的控制者”這句話太經典了,可以說是FPGA設計的圣言。FPGA的設計主要是以時序電路為主,因為組合邏輯電路再怎么復雜也變不出太多花樣,理解起來也不沒太多困難。但是時序電路就不同了,它的所有動作都是在時鐘一拍一拍的節奏下轉變觸發,可以說時鐘就是整個電路的控制者,控制不好,電路功能就會混亂。

打個比方,時鐘就相當于人體的心臟,它每一次的跳動就是觸發一個CLK,向身體的各個器官供血,維持著機體的正常運作,每一個器官體統正常工作少不了組織細胞的構成,那么觸發器就可以比作基本單元組織細胞。

時序邏輯電路的時鐘是控制時序邏輯電路狀態轉換的“發動機”,沒有它時序邏輯電路就不能正常工作。因為時序邏輯電路主要是利用觸發器存儲電路的狀態,而觸發器狀態變換需要時鐘的上升或下降沿,由此可見時鐘在時序電路中的核心作用。

最后簡單說一下體會吧,歸結起來就是多實踐、多思考、多問。實踐出真知,看100遍別人的方案不如自己去實踐一下。實踐的動力一方面來自興趣,一方面來自壓力。有需求會容易形成壓力,也就是說最好能在實際的項目開發中鍛煉,而不是為了學習而學習。

如何學習FPGA

二、為什么你會覺得FPGA難學?

1、 不熟悉FPGA的內部結構

FPGA為什么是可以編程的?恐怕很多初學者不知道,他們也不想知道。因為他們覺得這是無關緊要的。他們潛意識的認為可編程嘛,肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固,看到Verilog或者VHDL就像看到C語言或者其它軟件編程語言一樣。一條條的讀,一條條的分析。

拒絕去了解為什么FPGA是可以編程的,不去了解FPGA的內部結構,要想學會FPGA恐怕是天方夜譚。那么FPGA為什么是可以“編程”的呢?首先來了解一下什么叫“程”。啟示“程”只不過是一堆具有一定含義的01編碼而已。

編程,其實就是編寫這些01編碼。只不過我們現在有了很多開發工具運算或者是其它操作。所以軟件是一條一條的,通常都不是直接編寫這些01編碼,而是以高級語言的形式來編寫,最后由開發工具轉換為這種01編碼而已。對于軟件編程而言,處理器會有一個專門的譯碼電路逐條把這些01編碼翻譯為各種控制信號,然后控制其內部的電路完成一個個的讀,因為軟件的操作是一步一步完成的。

而FPGA的可編程,本質也是依靠這些01編碼實現其功能的改變,但不同的是FPGA之所以可以完成不同的功能,不是依靠像軟件那樣將01編碼翻譯出來再去控制一個運算電路,FPGA里面沒有這些東西。

FPGA內部主要三塊:可編程的邏輯單元、可編程的連線和可編程的IO模塊。

可編程的邏輯單元

其基本結構某種存儲器(SRAM、FLASH等)制成的4輸入或6輸入1輸出地“真值表”加上一個D觸發器構成。任何一個4輸入1輸出組合邏輯電路,都有一張對應的“真值表”,同樣的如果用這么一個存儲器制成的4輸入1輸出地“真值表”,只需要修改其“真值表”內部值就可以等效出任意4輸入1輸出的組合邏輯,這些“真值表”內部值就是那些01編碼。

如果要實現時序邏輯電路怎么辦?任何的時序邏輯都可以轉換為組合邏輯+D觸發器來完成。但這畢竟只實現了4輸入1輸出的邏輯電路而已,通常邏輯電路的規模那是相當的大。

可編程連線

那怎么辦呢?這個時候就需要用到可編程連線了。在這些連線上有很多用存儲器控制的鏈接點,通過改寫對應存儲器的值就可以確定哪些線是連上的而哪些線是斷開的。這就可以把很多可編程邏輯單元組合起來形成大型的邏輯電路。

可編程的IO

任何芯片都必然有輸入引腳和輸出引腳。有可編程的IO可以任意的定義某個非專用引腳(FPGA中有專門的非用戶可使用的測試、下載用引腳)為輸入還是輸出,還可以對IO的電平標準進行設置。

總歸一句話,FPGA之所以可編程是因為可以通過特殊的01代碼制作成一張張“真值表”,并將這些“真值表”組合起來以實現大規模的邏輯功能。

不了解FPGA內部結構,就不能明白最終代碼如何變到FPGA里面去的,也就無法深入的了解如何能夠充分運用FPGA。現在的FPGA,不單單是有前面講的那三塊,還有很多專用的硬件功能單元,如何利用好這些單元實現復雜的邏輯電路設計,是從菜鳥邁向高手的路上必須要克服的障礙。而這一切,還是必須先從了解FPGA內部邏輯及其工作原理做起。

2、 錯誤理解HDL語言,怎么看都看不出硬件結構

HDL語言的英語全稱是:HardwareDeionLanguage,注意這個單詞Deion,而不是Design。老外為什么要用Deion這個詞而不是Design呢?因為HDL確實不是用用來設計硬件的,而僅僅是用來描述硬件的。

描述這個詞精確地反映了HDL語言的本質,HDL語言不過是已知硬件電路的文本表現形式而已,只是將以后的電路用文本的形式描述出來而已。而在編寫語言之前,硬件電路應該已經被設計出來了。語言只不過是將這種設計轉化為文字表達形式而已。

硬件設計也是有不同的抽象層次,每一個層次都需要設計。最高的抽象層次為算法級、然后依次是體系結構級、寄存器傳輸級、門級、物理版圖級。

使用HDL的好處在于我們已經設計好了一個寄存器傳輸級的電路,那么用HDL描述以后轉化為文本的形式,剩下的向更低層次的轉換就可以讓EDA工具去做了,這就大大的降低了工作量。這就是可綜合的概念,也就是說在對這一抽象層次上硬件單元進行描述可以被EDA工具理解并轉化為底層的門級電路或其他結構的電路。

在FPGA設計中,就是在將這以抽象層級的意見描述成HDL語言,就可以通過FPGA開發軟件轉化為上一點中所述的FPGA內部邏輯功能實現形式。HDL也可以描述更高的抽象層級如算法級或者是體系結構級,但目前受限于EDA軟件的發展,EDA軟件還無法理解這么高的抽象層次,所以HDL描述這樣抽象層級是無法被轉化為較低的抽象層級的,這也就是所謂的不可綜合。

所以在閱讀或編寫HDL語言,尤其是可綜合的HDL,不應該看到的是語言本身,而是要看到語言背后所對應的硬件電路結構。

3、 FPGA本身不算什么,一切皆在FPGA之外

FPGA是給誰用的?很多學校是為給學微電子專業或者集成電路設計專業的學生用的,其實這不過是很多學校受資金限制,買不起專業的集成電路設計工具而用FPGA工具替代而已。其實FPGA是給設計電子系統的工程師使用的。這些工程師通常是使用已有的芯片搭配在一起完成一個電子設備,如基站、機頂盒、視頻監控設備等。當現有芯片無法滿足系統的需求時,就需要用FPGA來快速的定義一個能用的芯片。

前面說了,FPGA里面無法就是一些“真值表”、觸發器、各種連線以及一些硬件資源,電子系統工程師使用FPGA進行設計時無非就是考慮如何將這些以后資源組合起來實現一定的邏輯功能而已,而不必像IC設計工程師那樣一直要關注到最后芯片是不是能夠被制造出來。

本質上和利用現有芯片組合成不同的電子系統沒有區別,只是需要關注更底層的資源而已。要想把FPGA用起來還是簡單的,因為無非就是那些資源,在理解了前面兩點再搞個實驗板,跑跑實驗,做點簡單的東西是可以的。而真正要把FPGA用好,那光懂點FPGA知識就遠遠不夠了。因為最終要讓FPGA里面的資源如何組合,實現何種功能才能滿足系統的需要,那就需要懂得更多更廣泛的知識。

4、 數字邏輯知識是根本

無論是FPGA的哪個方向,都離不開數字邏輯知識的支撐。FPGA說白了是一種實現數字邏輯的方式而已。如果連最基本的數字邏輯的知識都有問題,學習FPGA的愿望只是空中樓閣而已。數字邏輯是任何電子電氣類專業的專業基礎知識,也是必須要學好的一門課。

以上就是本文為大家分享的關于FPGA如何學習的文章,希望對大家有所幫助。

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